Financement et valorisation
Celero Communications a annoncé une levée de fonds de 275 millions de dollars en série C, menée par CapitalG d’Alphabet, Atreides Management et Valor Equity Partners, avec la participation de Sutter Hill Ventures et Maverick Silicon. Cette injection porte la valorisation de l’entreprise à 3 milliards de dollars, un niveau qui reflète l’intérêt des investisseurs pour les solutions d’interconnexion optique destinées aux centres de données.
Le financement vise à accélérer le développement produit et la mise en production du processeur. En pratique, les capitaux permettront de sécuriser les accès aux fonderies avancées, notamment le nœud 2 nm de TSMC, et de financer les étapes de validation silicon‑to‑software nécessaires à la commercialisation à grande échelle.
Architecture du processeur cohérent
Le DSP de Celero combine des transistors numériques standards avec des blocs analogiques dédiés à l’interface optique. Les transistors numériques traitent les bits, tandis que l’analogique gère le signal continu envoyé aux modules transceivers. Cette co‑intégration réduit les latences de conversion électrique‑optique et diminue la consommation énergétique par rapport aux architectures purement numériques.
Le choix d’une architecture hybride répond à la contrainte physique des liaisons optiques : le signal lumineux doit être modulé avec précision pour préserver l’intégrité des données sur des distances supérieures à 100 miles. L’analogique assure une adaptation fine du courant aux exigences du laser, limitant ainsi les pertes de signal.
Performances et capacités d’interconnexion
Celero a validé une version de son DSP réalisée sur le processus 2 nm de TSMC, qui offre environ 15 % de gain de performance par rapport au nœud précédent. Le design supporte des interconnexions de 1,6 T à 3,2 T, soit jusqu’à 3,2 terabits par seconde par port, bien au‑delà des débits actuels des réseaux IA.
Ces capacités permettent de réduire le nombre de ports nécessaires pour atteindre les exigences de bande passante des modèles d’IA de grande taille, tout en limitant la consommation d’énergie. Le DSP intègre également des bits de redondance qui permettent la correction d’erreurs de transmission, compensant la dispersion et l’atténuation du signal dans les fibres.
Implications pour les réseaux d’IA
Les charges de travail d’intelligence artificielle exigent des échanges de données à très haut débit et une synchronisation précise des horloges. Le DSP cohérent de Celero fournit les informations de timing sans recourir à du matériel supplémentaire, simplifiant l’architecture réseau et réduisant les coûts d’intégration.
En combinant faible latence, haute densité de bande passante et efficacité énergétique, la solution cible à la fois les liaisons inter‑centres de données (scale‑out) et les interconnexions intra‑rack (scale‑up). Si les performances annoncées se confirment en production, les infrastructures IA pourraient dépasser les limites actuelles des architectures optiques traditionnelles, ouvrant la voie à des modèles plus grands et à des temps d’inférence plus courts.
