Présentation
Lors de la conférence Hot Chips 2026, IBM a présenté la prochaine génération de son z/Architecture, baptisée provisoirement z18, capable d’exécuter simultanément le jeu d’instructions z/Architecture et le jeu d’instructions ARM. Les intervenants, Christian Zoellin, responsable du design du cœur, et Christian Jacobi, CTO du développement systèmes, ont détaillé les choix d’architecture et les impacts matériels.
Architecture dual‑ISA
Le cœur intègre un decode pipeline commun où les étapes de pré‑traitement (fetch, alignement, prédiction) sont partagées entre les deux ISA. Les décodages effectifs – conversion de 16 à 48 bits pour z/Architecture et de 32 bits pour ARM – sont réalisés par deux décoders distincts, chacun dédié à son format d’instruction. Cette séparation évite les conflits de logique tout en conservant une infrastructure de pipeline unique, réduisant ainsi la latence d’instruction.
Le système de mémoire utilise les mêmes TLB, caches d’instructions et de données, ainsi que les fichiers de registres physiques (GPR et registres vectoriels) pour les deux jeux d’instructions. IBM souligne que ces structures « exactement les mêmes et utilisées en l’état », ce qui limite l’empreinte supplémentaire du dual‑ISA.
Gestion de l’endian et du modèle de cohérence
Le load‑store unit gère la différence d’endianité : z/Architecture est big‑endian, ARM est little‑endian (ou bi‑endian). Le cache de données est organisé en mots ; lors d’un accès non aligné, un module de formatage réordonne les octets et applique le swap nécessaire, de sorte que le logiciel ne voit aucune différence. Cette logique matérielle assure une compatibilité transparente.
Concernant la cohérence mémoire, IBM a conservé le modèle TSO (Total Store Order) propre à z/Architecture. Toutes les instructions de charge et de stockage restent strongly ordered. Le processeur possède une infrastructure de spéculation capable de traverser les frontières d’ordre, mais le bit d’enforcement du fort ordre dans ARM reste inactif, ce qui signifie que le comportement TSO est appliqué automatiquement sans modification logicielle.
Implications techniques et économiques
Les ajouts matériels – décoders séparés, circuits de swap d’endian, support BF16 et FP16 – introduisent un nombre de transistors « petits, insignifiants » comparé aux structures majeures telles que le BTB de prédiction de branche ou les larges caches. IBM estime que ces ajouts représentent une fraction négligeable du plan de surface total.
Sur le plan commercial, l’intégration d’ARM ouvre l’écosystème logiciel ARM aux charges de travail critiques hébergées sur les mainframes IBM. Cela facilite la consolidation de charges lourdes (ex. bases de données MongoDB, logiciels de sécurité, sauvegarde, observabilité) sur une même plateforme LinuxONE, réduisant la latence et simplifiant la gestion de la sécurité et de la disponibilité. En outre, la présence native d’ARM permet aux éditeurs indépendants (ISV) de porter plus facilement leurs applications, augmentant ainsi l’attractivité du système pour les projets de consolidation à grande échelle.
