Contexte et enjeux

Positron AI Inc., start‑up américaine spécialisée dans les appliances d’inférence, a annoncé une levée de fonds de 875 millions de dollars, portée à une valorisation de 5 milliards. Cette opération intervient alors que les cartes graphiques serveur, équipées de mémoire HBM, subissent une pénurie d’unités et d’interconnects, limitant le memory bandwidth disponible pour les grands modèles de langage (LLM). La contrainte d’approvisionnement pousse les concepteurs à explorer des alternatives moins coûteuses et plus disponibles, comme la mémoire LPDDR5X, historiquement réservée aux smartphones.

Architecture du système Titan

Le produit phare, nommé Titan, intègre jusqu’à 18,4 téraoctets de LPDDR5X, offrant un débit théorique de 23,68 térawatts par seconde. Cette capacité permet à un seul appareil de charger un LLM de 32 trillions de paramètres avec une fenêtre de contexte de 10 milliards de tokens. Au cœur du dispositif se trouve le processeur propriétaire Asimov, construit autour d’un systolic array où chaque module possède une mémoire locale dédiée au stockage des poids du modèle. Le tableau est complété par des modules optimisés pour les fonctions d’activation et par des cœurs CPU servant de « programmable escape hatch », capables de prendre en charge les tâches non couvertes par le systolic array.

Analyse de performance et comparaison

Positron affirme que les accélérateurs IA classiques n’exploitent que moins de 30 % de la bande passante disponible de leurs modules HBM, alors que les appliances Titan atteignent plus de 90 % du débit LPDDR5X. Selon des simulations internes, un rack équipé d’Asimov délivrerait jusqu’à 26 fois plus de tokens par dollar que le concurrent Nvidia Blackwell GB300 NVL72. Cette amélioration résulte d’une utilisation quasi‑optimale de la mémoire, compensant le facteur de bande passante inférieur de LPDDR5X par rapport à HBM.

Road‑map et risques

Le plan de Positron prévoit le tape‑out d’Asimov d’ici la fin de l’année sur le processus 3 nm de TSMC, suivi d’une production en série au second semestre 2027. Chaque appliance pourra contenir jusqu’à huit puces Asimov, et les clients pourront assembler des clusters de 16 384 accélérateurs. Les principaux risques restent liés à la disponibilité continue de LPDDR5X, à la validation des performances en conditions réelles et à la concurrence d’acteurs disposant déjà de flux de production HBM. Sans données de production, les affirmations de simulation restent théoriques, ce qui justifie une surveillance attentive des premiers déploiements.