Contexte et financement

Euclyd BV, start‑up néerlandaise implantée sur le High Tech Campus d’Eindhoven, a annoncé une levée de fonds de plus de 200 M€ (environ 230 M$) lors d’une Série A. Le tour a été mené par Samsung Electronics, Somerset Capital Partners et le Scaleup Europe Fund, avec la participation d’imec.xpand, fonds lié au centre de recherche Imec. Le capital levé servira à financer la conception et la production du premier ASIC d’Euclyd, nommé craftwerk. En parallèle, Peter Wennink, ancien PDG d’ASML, a intégré le conseil d’administration, apportant une expertise de pointe en lithographie et en fabrication de semi‑conducteurs.

Architecture du chip craftwerk

Le cœur du projet est un circuit intégré spécifique à l’application (ASIC) optimisé pour l’inférence d’agents IA plutôt que pour l’entraînement de modèles. Selon le communiqué, le module de calcul inclura également des cœurs CPU, ce qui répond aux besoins des agents qui combinent traitements de logique et calculs de réseau de neurones. L’innovation majeure réside dans une « processor‑memory co‑design » : la RAM est conçue en étroite corrélation avec l’ASIC afin de réduire la latence entre les unités de calcul et la mémoire. Cette approche vise à dépasser les limites du HBM traditionnel, où un die de base agit comme interface entre le GPU et les piles de mémoire. Euclyd cite des solutions concurrentes comme le NVHBM de Nvidia, qui déplace des circuits du die de base vers la pile HBM pour libérer jusqu’à 30 % de surface siliconique, et le design SRAM de d‑Matrix, qui exécute partiellement les calculs directement dans la mémoire. En s’appuyant sur le partenariat avec Samsung – principal fournisseur de HBM – Euclyd pourrait intégrer des dies de mémoire collés directement sur le die de calcul, une technique récemment annoncée par Samsung pour les GPU.

Implications pour les data centers et limites techniques

Le système complet, baptisé CWS, est prévu pour alimenter des clusters IA dépassant l’exaflop de performance, soit plus d’un milliard de milliards d’opérations par seconde. Cette ambition s’appuie sur la réduction de la consommation énergétique, un critère que le fabricant qualifie de « future où l’IA avancée n’est plus limitée par le coût d’infrastructure, la disponibilité d’énergie ou la géographie ». En pratique, la co‑conception processeur‑mémoire devrait atténuer le « memory wall », c’est‑à‑dire le goulet d’étranglement créé par le débit de données entre les unités de calcul et la mémoire HBM. Toutefois, la mise en œuvre de piles de mémoire directement sur le die de calcul impose des contraintes de densité thermique et de fiabilité du processus de fabrication, notamment la gestion des défauts de couplage thermique entre les dies.

Perspectives de commercialisation

Euclyd prévoit de lancer la première version siliconée de craftwerk en 2028, avec une stratégie de vente directe aux opérateurs de data centers et de licence de la technologie sous‑jacente à d’autres concepteurs de puces. L’objectif déclaré est d’acquérir plusieurs milliers de clients d’entreprise d’ici 2030, ce qui implique une capacité de production compatible avec les volumes de la chaîne d’approvisionnement de Samsung. Le succès dépendra de la capacité du design à tenir les promesses de performance exaflop et d’efficacité énergétique, tout en surmontant les défis de fabrication associés aux architectures mémoire intégrées.